近日，南方科技大學電子與電氣工程系姜俊敏副教授研究團隊本科生在低功耗低噪聲的片上振蕩器研究方面取得重要進展。相關成果以“A Dual Slope Boosted Relaxation Oscillator With 2.93 μJ/Cycle Energy Efficiency and 0.068% Period Jitter in 180 nm CMOS”為題發表在集成電路設計領域高水平期刊 TCASI(IEEE Transactions on Circuits and Systems—I: Regular Papers)上。
幾乎所有的電子產品系統都需要時鐘，時鐘模塊猶如電子產品的“心臟”。在物聯網應用中，由于傳感器設備體積的微型化，時鐘模塊必須往全集成的方向發展。由于物聯網設備通常都由低壓電池或者能量收集模塊收集到的微小電能進行供電，這要求時鐘模塊可以做到低功耗運行。同時，這些物聯網結點的傳感器設備通常在時鐘信號的邊沿進行采樣，因此時鐘信號的精度以及噪聲也是十分重要的性能，這決定了整個采樣系統的速度上限。傳統的環形振蕩器雖然具有低功耗和易于集成的優勢，但其頻率對工藝、電壓和溫度(PVT)變化非常敏感，并需要額外的電路進行補償。相比之下，弛豫振蕩器在芯片上集成更容易，功耗更低，更適合用于超低功耗的物聯網設備。
研究團隊提出了一種用于低功耗物聯網節點應用的2 MHz弛豫振蕩器。通過采用級聯浮動反相放大器(C-FIA)和雙斜坡升壓技術來減少振蕩頻率的抖動，降低功耗并提高頻率穩定性。在0.18 μm CMOS工藝中實現的振蕩器達到了2.93 μJ/周期的能量效率、173 dB的FoMppm和143 dBc/Hz的FoMpN。該振蕩器在低功耗、高精度的物聯網和SoC應用中具有潛在的應用價值。該弛豫振蕩器的系統框圖如下圖所示：
圖1 提出的低功耗低噪聲的弛豫振蕩器的系統框圖
弛豫振蕩器中的噪聲主要由時鐘邊沿觸發時的比較操作引起。抖動與比較器的輸入電壓噪聲成正比，與RC充電電壓的斜率成反比。為了減小振蕩器的輸出噪聲，該研究提出了帶雙向斜率補償模塊的動態比較器，以減小比較器的輸出噪聲。下圖為該振蕩器中動態比較器的電路實現和工作波形。
圖2 雙向斜率提升的動態比較器的電路實現和波形圖
為了進一步減小系統的功耗，該研究提出將級聯的浮動放大器(C-FIA)應用在延時補償環路中。下圖為C-FIA的具體電路實現和工作波形，C-FIA采用浮動電容結構，使得其共模輸出電壓不受工藝、電壓和溫度(PVT)變化的影響，從而實現穩定的高增益輸出。由于浮動電容結構不需要像傳統線性放大器那樣消耗大量的靜態電流，因此C-FIA在保持高增益的同時，顯著降低了系統的功耗。
圖3 延時補償回路里C-FIA放大器的電路實現和波形圖
圖4顯示了通過頻譜分析儀(N9020B)測量的相位噪聲，平均相位噪聲在偏移10kHz時為-79.78dB/Hz。同時，通過直方圖測量的周期抖動累計測量了超過30萬個連續周期。測量得到的周期抖動的平均標準差為345ps，僅為輸出信號振蕩周期的0.068%。
圖4 輸出時鐘的相位噪聲測試結果
圖5總結了弛張振蕩器的關鍵性能指標，并將其與之前的最先進技術進行了比較。該研究在能效表現上僅次于在28納米工藝下制造的工作，但同時實現了出色的噪聲性能，其值不到工作的一半。總的來說，該工作在非常低的能耗下實現了出色的抖動性能和良好的溫度穩定性。
圖5 性能對照表格
圖6 芯片實物照片
該研究的理論、計算、芯片制備、實驗測試、數據分析等工作均由電子與電氣工程系本科生施永娟完成。施永娟為論文第一作者，南科大為第一單位，姜俊敏為論文的唯一通訊作者。
